|
|
это делается так - вы им даете тест-вектора, они синтезят, добиваясь соответствия данной вами тестовой информации. Соответственно что Вы хотите, то и получаете. Я делал (и делаю) аналогичные вещи следующим образом - отлаживаюсь на ПЛИС, затем формирую при помощи VerilogXL/Modelsim тест-вектор в виде .vcd-файла, затем уже делаем синтез с либами под технологию. Колдуем до тех пор, пока прогон тест-вектора не покажет полного соответствия ФПГАшному варианту. После этого sign-off и вперед в печку. Правда в предыдущий раз большую часть синтеза делали они. В этот раз - я сам. Но это не суть важно. Смысл в том, что скорее всего вы им дали недостаточно информации для тестов.
E-mail: 
info@telesys.ru
