Отправлено Alavi 04 сентября 2002 г. 12:17 В ответ на: Instructions are fetched and loaded into the instruction register during one processor cycle, and executed during the following cycle... Так как быть с одним циклом для rts? отправлено sdy 04 сентября 2002 г. 02:49

ADSP-218x DSP Hardware Reference, First Edition, February 2001
"The address of the subroutine is embedded in the CALL instruction word and, once extracted from the instruction register, is fed back the PC for the next cycle.."
Есть сомнения? Загоняем в симулятор и смотрим регистр CYCLE
ar=0;
call aaa;
ar=2;
aaa: ar=1;
rts;

• Читал я эту фразу. Только не об этом речь. Мою надо внимательно читать. Если это вообще моя: глава Program Sequences (там где про работу конвейера) в самом начале. Под рукой нет. — sdy   (04.09.2002 13:49, пустое)
  • В главе "Program sequencer" описаниия 218x (мы ведь о нем?) поиск даже только подфразы "following cycle" ничего не дает — Alavi   (04.09.2002 15:15, 60 байт)
    • Нашёл (adress generators & programm sequencer). Страница 1-7, раздел 1.2.2 (последний абзац). — sdy   (05.09.2002 06:07, пустое)
      • Ну так дальше прямо сказано: "To minimize overhead cycles, the sequencer supports conditional jumps, subroutine calls and returns in a single cycle." — Alavi   (05.09.2002 12:24, 72 байт)
        • Ха-Ха. Я так и знал, что Вы сюда ткнёте. Ну так не об этом речь. Читать я умею. rts, call, jump сбивают работу конвейера, отсюда и последствия. Чтобы инструкция следующая за call была исполнена сразу она должна быть префетчед, а rts префетчед другую. — sdy   (06.09.2002 01:22, пустое)
          • Это всего лишь Ваша трактовка (по типу аналогии с SHARC). Эксперимент - критерий истины... — Alavi   (06.09.2002 14:23, 322 байт)
            • Действительно, моя трактовка. Каюсь. Больше не буду. — sdy   (06.09.2002 19:35, пустое)