Отправлено Wukrly 09 апреля 2005 г. 00:27

Уважаемые коллеги!
Работаю с процессором ADSP-2196 на математической модели VisualDSP++ 3.5. В составе модели таймеры считают неправильно и последовательные порты работают не с той скоростью, что надо. Программу проверил на релизе и настройки этой периферии сомнений не вызывают. Смущает, что для "подгонки" частоты работы математической модели под релиз констанды, загружаемые в счетчики должны быть уменьшены вдвое.
Подозреваю, что на математической модели исходное значение регистра PLLCTL задается неправильно.
В то же время поиск регистра PLLCTL, в котором можно задать коэффициент деления для частоты периферийного синхросигнала HCLK не увенчался успехом. Можете подсказать что - либо по этому поводу?