Отправлено GM 07 июня 2006 г. 16:29 В ответ на: Вот(+) отправлено KykyryzzZ 06 июня 2006 г. 10:39

Существуют определенные ограничения на выходные частоты делителя D0 (PLLREF=12..100 МГц)и собственно PLL (PLLOUT=70..200/300 МГц). Вы подаете внешние 20 МГц на делитель и делите их на 5, т.е. на выходе будет 4 МГц, которые выходят за допустимые рамки для делителя. Даже если допустить, что они попадут на PLL, на выходе будет 4*10=40 Мгц, что тоже выходит за допустимые значения для умножителя.

Вот ссылка (документ sprs166g, p.56):
There is a specific minimum and maximum reference clock (PLLREF) and output clock (PLLOUT) for the block labeled "PLL" in Figure 3-12, as well as for the C55x Core clock (CLKOUT3), the Fast Peripherals clock (SYSCLK1), the Slow Peripherals clock (SYSCLK2), and the EMIF internal clock (SYSCLK3). The clock generator must not be configured to exceed any of these constraints (certain combinations of external clock input, internal dividers, and PLL multiply ratios might not be supported). See Table 3-11 for the PLL clock input and output frequency ranges.

И уберите PLL_FSET(PLLCSR, PLLEN, 0x1); перед проверкой LOCK. А то получается PLL еще не захватился, а вы его уже разрешили.

• Прошу прощения, код выложил не тот. Мой (основной) но так же не рабочий как раз без тех ошибок. Смотрите(+) — KykyryzzZ   (08.06.2006 15:18 82.179.191.127, 971 байт)
  • У Вас в программе ошибка ожидания, когда же PLL выйдет наконец из захвата - бесконечный цикл. Надо наоборот сделать - подождать захвата и затем перейти в режим PLL. — GM   (12.06.2006 13:17 84.252.243.82, пустое)

E-mail: info@telesys.ru