Не факт, если речь о задержке фронта клока относительно данных (или наоборот), то не поможет. («Телесистемы»: Конференция «Цифровые сигнальные процессоры (DSP) и их применение»)

[an error occurred while processing this directive] Не факт, если речь о задержке фронта клока относительно данных (или наоборот), то не поможет.

(«Телесистемы»: Конференция «Цифровые сигнальные процессоры (DSP) и их применение»)

Отправлено SM 06 июля 2006 г. 16:58
В ответ на: Влияние всего, про что SM говорил можно уменьшить, понизив частоту тактовой порта. Хотя бы на пробу , чтобы посмотреть, заработает или нет. отправлено andy_P 06 июля 2006 г. 16:36

Составить ответ ||| Конференция ||| Архив

Ответы

Согласен. Данные щелкать надо по тому фронту (спаду) который ближе к их середине :-) — andy_P (06.07.2006 17:08 80.82.63.185, пустое)
Такое бывает если клок и данные через PLD или FPGA протащить. За это FPGAшника на части рвать надо :-) А чтобы по дорожкам набегало - мало верится. Но рвать тогда надо разработчика платы :-) — andy_P (06.07.2006 17:06 80.82.63.185, пустое)
- вроде заработало, увеличил тактовую(писал уже об этом , выше 12мгц не фурычит), перепаял разъёмы(они у меня на проводках =))), ну и,самое главное, поменял фронты, теперь по posedge выставляю данные, а по negedge защелкиваю, вроде пока работает, радости полные штаны, всем спасибо за советы =) — funt (06.07.2006 17:23 82.179.67.254, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание

E-mail: info@telesys.ru