|
|
Здравствуйте!
Подскажите пожалуйста но начальному сбросу TS101S...
В Hardware Design Checklist нашел такую страшную последовательность Power-up reset'а:
After power-up of the system, and strap options are stable, the ~RESET pin must be
1. asserted (low) for a minimum of 2 ms followed by a
2. de-asserted (high) pulse of a minimum of 50 SCLK cycles and a maximum of 100 SCLK cycles and
3.asserted (low) for a minimum of 100 SCLK ~RESET cycles.
Да еще и приписка:
A logic device may be required to generate the proper timing on the
signal.
В то же время поиск в Reference Design на kit к этому процессору не дал результата каким таким logic device формируется указанная выше последовательность. Там стоит обычная ADM708...
Если кто разрабатывал устройства на ADSP-TS101S, подскажите как вы добивались такой последовательности reset импульсов? Или как обходили эту проблему? И вообще, почему такая сложная последовательность сброса?
В принипе на моей плате будет стоять еще ПЛИС, на которую можно было бы повесить задачу формирования этого "хитрого" reset'a, но как-то сумлевание берет - а нужно ли это?
|
|
E-mail: 
info@telesys.ru
