Отправлено AntZ 04 ноября 2003 г. 05:58

Есть ADC <-> McBSP, скорость 2,04X,XXX samples/sec
FSR и CLKR генерятся DSP
DR генерится ADC

на внутренний генератор McBSP подается 100Mhz
CLKR=33Mhz (возможные варианты 50, 33, 25Mhz)
Проблема - не могу сделать требуемую частоту FSR, потому
как FSR синхронизирован с CLKR, а CLKR регулируется очень
грубо.

К сожалению, внешних источников CLKR и FSR нет.

• Небось не более +-50ппм подавай, да? Интересно вот стало: а почему сразу на внешний стаб. генератор не заложились? — sdy   (05.11.2003 02:10, пустое)
  • Надо дешево. На плате DSP, SRAM, flash, ADC/DAC и куча аналога. Я лучше софт подправлю, чем внешние цепи навешивать — AntZ   (05.11.2003 03:33, пустое)
    • 7х5мм найти трудно? Да и не сделать программно 2048+-50ппм, хоть убей. — sdy   (06.11.2003 03:51, пустое)
• Так сделай более подходящую частоту у ядра. — SМ   (04.11.2003 09:05, пустое)
  • Не хочу терять MIPSы. Кроме того - этот метод ненадежен и слишком груб (шаг большой). Думал сделать FSR входом и завести FrameSync с таймера - но есть тонкость с ADC- в зависимости от длины между фронтами FSR и CLKR он выплевывает данные либо по второму, либо по третьему фронту. — AntZ   (04.11.2003 10:27, пустое)
    • Ответ: А генератором (кварцем) поиграть, если выч. резерва не хватает? — ВН   (04.11.2003 11:42, пустое)
      • Некуда, да и не дело это. Эх. не буду я больше ставить последовательные ADC при частотах больше 1M samples/second. Пока выкрутился тем что подстроил DAC под дурацкую скорость ADC, все частоты плывут на 2% но зато common error rejection mode :-) Можно попробовать софтом скорректировать, но время жалко — AntZ   (04.11.2003 12:31, пустое)