Отправлено A2V 12 декабря 2001 г. 23:58 В ответ на: Ответ: нет, не в курсе, а можно поподробнее, пожалуйста? отправлено vva 12 декабря 2001 г. 16:15

Technical Reference, page E-4:
A write to any system register other than USTAT1 or USTAT2 incurs one
cycle of latency before any changes take effect. This delay is called effect latency.

Это довольно неприятная особенность ибо дофига всего управляется в системных регистрах. В VDSP4.x/VDSP++1.0 это еще и не симулировалось!
В Tools Anomalies List от 30 октября было:
5025: Simulator doesn't support effect latency for write to MODE1 reg
DSP Family: SHARC
First Discovered in: V4.1.3
Tool: Simulator
Prognosis: Fixed in an upcoming release
The one-cycle latency on the write to register MODE1 is not modeled in the SHARC simulator. The simulator will update the MODE1 register in the same cycle the instruction is executed.

В последнем документе от 29 ноября это уже убрано, вероятно с выходом
версии VDSP++2.0 Можно подумать, что 100% разработчиков в одночасье пересели на новую версию?

• Ответ: спасибо большое, покопаюсь. наверное в этом и есть дело — vva   (13.12.2001 11:59, пустое)