Отправлено SМ 16 февраля 2004 г. 08:32 В ответ на: можно ли на плисе сделать делитель частоты, чтобы с 20мгц сделать 11мгц, и скважность импульсов была равной двум ? отправлено Tema 15 февраля 2004 г. 22:49

Например так:
поделить на 2, получить 10 мгц. Умножить PLL'кой на 11, получить 110 мгц. Разделить на 10, получится как раз 11 мгц и скважность 2.

• интересно - как енто вы собираетесь 11MHz на PLL'е умножать.. пройденый этап - как минимум в спартане2 PLL токма с 24MHz начинает работать и на сколько я помню у альтер примерно тоеже самое — lutik   (16.02.2004 16:15, пустое)
  • Так генерить я 110 собрался. На это циклон точно способен. — SМ   (16.02.2004 18:27, пустое)
    • Минимальная частота у него 24МГц — KA   (16.02.2004 19:42, пустое)
      • 110 > 24. — SМ   (16.02.2004 19:51, пустое)
        • но ты начал с 10 — KA   (16.02.2004 19:57, пустое)
          • а уж что и как придет на ФД, и на/во сколько поделенное, это уже моя забота. При этом ГУН в рабочем режиме остается. — SМ   (16.02.2004 20:55, пустое)
  • 20 x 2 = 40 40 PLL > 44 or 88 / 8 = 11 — KA   (16.02.2004 18:25, пустое)
• а в каких ПЛИСах PLL-ки есть? — yes   (16.02.2004 10:04, пустое)
  • Вопрос в другом в каких его нет? — KA   (16.02.2004 10:13, пустое)
    • ни в одном из известных мне Xilinx-ов — yes   (16.02.2004 10:17, пустое)
      • Ответ: Значит, почитай даташитов на новые Xilinx. А в Altera PLL - во всех, начиная с Flex 10KE — Log   (18.02.2004 02:11, пустое)
  • в циклонах например. — SМ   (16.02.2004 10:06, пустое)
    • а как у нее с джитером? чего-то так сразу описания не нашел (хотябы фильтр какой?) — yes   (16.02.2004 10:12, пустое)
      • плохо. вобщем это для каких-либо Nx шин, LVDS - и т.п. а для DSP - не катит — yes   (16.02.2004 10:43, пустое)
        • Для DSP функций в FPGA очень даже «катит», а вот для тактирования АЦП применять с оглядкой на расчет вносимого джитером шума — Andy_P   (16.02.2004 11:55, пустое)
      • не интересовался. — SМ   (16.02.2004 10:19, пустое)