[an error occurred while processing this directive]
|
Столкнулся с проблемой плохой разводимости сабжевых микросхем при заранее назначенных выводах. До этого использовал FPGA и XC9500XL. Там таких проблем не наблюдается, так как есть специальные ресурсы, отделяющие блоки ввода/вывода от логики. Работаю в ISE6.1sp3. В результате получилось, что при обычных установках размещения, ISE ругался, что не может разместить проект из-за отсутствия свободных выводов, которые вроде как требуются и для передачи внутренних сигналов между логическими блоками. Вылечилось подбором параметров размещения, но за счёт увеличения количества используемых ресурсов.
Возник вопрос, а как вообще-то с данной серией работать впредь? Неужели, сперва проект отлаживать и только потом плату разводить? До сих пор поступали наоборот. И ещё, предположим проект отладили, плату развели, но понадобилось проект скорректировать значительно, и что - работа на смарку?
E-mail: info@telesys.ru