[an error occurred while processing this directive]
|
Dlja schematica primenimo tolko pervoe, a imenno ostavit' vyhody svobodnymi, chto by nichego k nim ne bylo podklucheno. Esli i posle etogo budet "U" togda pohoge na "bug".
Vse taki poprobujte opisat' etot element na VHDL ili VErilog. Eto ne slogno. Vozmogno podderjka schematica rabotaet ne sovsem korrectno. Na VHDL ili VEriloge moget problemy ne okazatsja.
E-mail: info@telesys.ru