[an error occurred while processing this directive]
Забыл добавить (+)
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Что красота вся эта с автоматизацией вроде только для SystemC. Verilog и VHDL поддерживаются для синтеза и симуляции на уровне .cpp-wrapper'ов.
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru