[an error occurred while processing this directive]
Verilog <-> VHDL
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
Victor®
30 марта 2004 г. 13:34
В ответ на:
Ответ: Подскажите как можно перевести с VHDL на Verilog и как в ISE создать модель из программы на VHDL и встроить ее в Verilog? (извините, чо пишу здесь - но нихера новые сообщения не посылаются)
отправлено axalay 30 марта 2004 г. 11:21
http://www.telesys.ru/wwwboards/vhdl/26/messages/7857.shtml
Составить ответ
|||
Конференция
|||
Архив
Ответы
Ответ: А кстати, теперь другой вопрос - где на нее кряк найти?
—
axalay
(30.03.2004 14:54,
пустое
)
Создать текстовый файл license.dat. Его содержимое в ответе Victor'а.
—
druzhin
(30.03.2004 15:20,
пустое
)
Ответ: Спасибо, а ты ее в деле пробовал - глюков каких там нет?
—
axalay
(30.03.2004 14:47,
пустое
)
Я пробовал Verilog в VHDL (т.к. с Verilog не дружу). Нормально работает. Synplify Pro, по крайней мере синтезит после этого.
—
Victor®
(30.03.2004 19:05,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru