[an error occurred while processing this directive]
|
чисто двухклоковый модуль:
по нарастающему фронту CLK1 (CLK2) на выход OUT пишется D1 (D2)
module DUAL_CLOCK ( CLK1, CLK2, D1, D2, OUT );
input CLK1, CLK2, D1, D2 ;
output reg OUT ;
reg TEMP ;
always @(negedge CLK1 or posedge TEMP) if (TEMP) OUT<=0 ; else OUT<=D1 ;
always @(posedge CLK2 or negedge OUT) if (~OUT) TEMP<=0 ; else TEMP<=~D2 ;
E-mail: info@telesys.ru