Вариации на тему: RTL линия задержки на верилоге (+) («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] Вариации на тему: RTL линия задержки на верилоге (+)

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено druzhin 09 апреля 2004 г. 19:00
В ответ на: На TEMP будет короткий импульс (пик, игла), но это так и задумано. отправлено druzhin 09 апреля 2004 г. 18:24

нарастающий фронт выхода OUT задержится относительно нарастающего фронта входа IN на время прохождения 3 триггеров.

спадающий фронт выхода OUT задержится относительно спадающего фронта входа IN на время прохождения 1 триггера.

module DELEY ( IN, OUT );

input IN ;
output reg OUT ;

reg TEMP ;

always @(negedge IN or negedge OUT) if (~OUT) TEMP<=0 ; else TEMP<=1 ;
always @(posedge IN or negedge TEMP) if (~TEMP) OUT<=1 ; else OUT<=0 ;

endmodule

Отправка ответа