[an error occurred while processing this directive]
[an error occurred while processing this directive]
|
Дело в том ,что Xilinx Core генераторы всегда оптимальны по быстродействию но далеко не всегда по площади. Они и поедают.
Посмотрите во Flooplanner , что у вас с размещением и числом элементов
в каждом блоке.
Больше ручками рисуйте и на VHDL. Если отменить опцию про RLOC - станет лучше по площади и как бы доупаковка будет (не очень то намного) - но хуже по быстродействию.
Я с VHDL упаковываю 94-95% логических ячеек. На генераторах так не сделаешь никогда.
E-mail: info@telesys.ru