Отправлено SM 21 апреля 2004 г. 09:25 В ответ на: Ответ: Частота - 25 МГц. И чем оно объясняется, различное время задержки? И то, что для другого проекта (менее насыщенного) для той же микросхемы такого в симуляторе не наблюдается? отправлено Log 21 апреля 2004 г. 00:40

оно различием параметров P- и N- транзисторов, правда я не знаю, на сколько это относится к FPGA/PLD. В общем если 25 мгц - то это явный глюк симулятора, маловата частота чтобы это заметить.

• Ответ: Как показала практика (осциллограф) - это был глюк симулятора. На осциллографе скважности входных и выходных тактовых сигналов совпадают. — Log   (21.04.2004 18:03, пустое)