[an error occurred while processing this directive]
Как правильно в Quartus-е назначить сигнал clk_enable?
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
|
Отправлено
mvv 21 апреля 2004 г. 14:19
|
|
|
|
И на сколько правильна запись (VerilogHDL):
always@(posedge clock)
begin
if(clk_enable) counter <= counter-1;
end
Составить ответ
|||
Конференция
|||
Архив
Ответы
- Ответ: — Alesandro (21.04.2004 15:25, 346 байт)
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru