Отправлено mvv 23 апреля 2004 г. 05:29 В ответ на: Подскажите по VeriLog (+) отправлено Builder 22 апреля 2004 г. 17:29

input [IN_WIDTH-1:0] IN;
output[IN_WIDTH-1:0] OUT;
parameter DEEP = 2;
reg [IN_WIDTH*DEEP-1:0] delay;
assign OUT = delay[IN_WIDTH*DEEP-1:IN_WIDTH*(DEEP-1)];
always@(posedge CLK)
. begin
. delay<=((delay<. end

Не понятны строчки:
1)"input [3:0] IN;" - вход 4-х битный?
1) "delay[0]=IN;" - зачем тогда двигать только старший?
2) "assign OUT=delay[DEEP-1];" - и забирать только старший?

• Вижу совсем не то, что писал!!! Безобразие!! — mvv   (23.04.2004 05:36, 158 байт)
  • Не безобразие это... А просто HTML :) — SM   (23.04.2004 07:14, пустое)