[an error occurred while processing this directive]
Altera-Verilog-generate?
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
|
Отправлено
dm37 20 мая 2004 г. 06:45
|
|
|
|
MAX+plus II 10.2
Подскажите пожалуйста новичку как сделать:
есть несколько одинаковых блоков. Можно как-нибудь записать это компактно, а не описывать каждый блок отдельно (в Verilog 2000, например есть generate).
И еще вопросик: сдвиг регистра можно сделать копированием битов
registr[2]=registr[1];
registr[1]=registr[0];
или есть другой способ?
Составить ответ
|||
Конференция
|||
Архив
Ответы
- Ответ: — grumbler (20.05.2004 08:42, 124 байт)
- Ответ: — dm37 (20.05.2004 09:12, 197 байт)
- Ответ: — grumbler (20.05.2004 12:26, 148 байт)
- Правильно!!! — druzhin (20.05.2004 11:03, пустое)
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru