[an error occurred while processing this directive]
|
Проект на EPM3128. Ничего сложного - обычная логика, компилится на ура (верилог, МАX Plus ). И фитится тоже нормально. Используется примерно 3/4 всех cell-ов и ног. Вдруг после добавления очередной строчки программы перестает проходить фиттинг (компилятор - норма). Выдается такое сообщение:
Design requires 7 output enable signals but the device can contain only 6 output enable signals.
Можно чуть подробнее пояснить, что он этим хочет сказать, и главное, как это побороть? Может есть какие-то специальные приемы программирования, которые позволяют избежать этой беды.
Спасибо.
E-mail: info@telesys.ru