Отправлено Дятел 26 мая 2004 г. 12:07 В ответ на: А есть ли в Verilog конструкция типа "for ... generate ..."? отправлено Gunner 26 мая 2004 г. 11:47

как то вот так..

 generate
    genvar i;
    for(i = 0; i < 5; i = i + 1)
     begin
      assign qqq[i] = eee[i+1];
     end
   endgenerate

• Error: после begin через двоеточие должно быть какое-нибудь имя. — druzhin   (27.05.2004 09:47, пустое)
  • в кватрусе и без имени работает... а вот конструкция FOR имя хочет... (-) — Дятел   (27.05.2004 19:58, пустое)
• А вот так не то же самое получится? (+) — Gunner   (26.05.2004 12:15, 27 байт)
  • то же самое :))) это так от балды для примера.. ;) — Дятел   (26.05.2004 12:18, пустое)
    • Все равно спасибо. Это в данном случае мой вариант проще, но иногда без generate не обойтись — Gunner   (26.05.2004 12:24, пустое)