[an error occurred while processing this directive]
|
это файл с описанием элементарных ячеек, на которые раскладывается RTL. Она для каждого синтезатора обычно своя. На основе нее-же генерится SDF средством для STA (Static Timing Analysis). И к ней в комплекте должны быть модели для симуляции. У меня это все есть под определенные технологии TSMC, но дать не могу - NDA. Так что ищите что-нить халявно-лежащее.
E-mail: info@telesys.ru