[an error occurred while processing this directive]
|
Дело в том, что DVI clk, это действительно частота пикселей, но данные на LVDS паре сериализованы, и должны быть сэмплированы на приемной стороне 7х частотой, полученой из DVI clk через PLL.
Если вы получаете изображение например 1280х768х60 то частота клока будет в районе 60 МГц в зависимости от соотношения активной области к синхронизации. Пар всего четыре и одна пара на клок. За каждый пиксел клок вы должны передавать 24 + 4 бит данных. Вот откуда взялась цифра 7 = 28/4.
E-mail: info@telesys.ru