Отправлено vvvvvv 18 июня 2004 г. 05:11

При синтезе схемы, каждая программа синтезирует по своему ,
leonаrdo рисует свою схему, synplfy свою, ISE и Quartus тоже.
Вопрос такой :
Есть ли в принципе возможность добраться до конкретного
вентиля в ячейке (или блоке), посмотреть сигналы и временные на
его входе/выходе (и соответсвенно можно ли конкретный вентиль в
ячейке идентифицировать) или это все очень умозрительно и
остается доверять производителю FPG ?

• У Xilinx есть FPGA editor, который показывает размещение на кристалле всех ячеек и цепей, их задержки, нагрузки и т.п. Все как в реальности и будет. — svt   (18.06.2004 15:28, пустое)
• Можно и легко (+) — SM   (18.06.2004 09:52, 434 байт)