Отправлено IgorK 23 октября 2001 г. 00:42 В ответ на: Проблемка с Clock отправлено Олег К 22 октября 2001 г. 08:47

Не нужно выводить наружу AD[] при помощи 'wire'.
Всегда защелкивайте AD[] и т.д. в регистре по _/ CLK и выводите наружу полученную копию. CLK выходит через IO pin и через 33 Ом поступает на GlobalCLKpin внешнего устройства (напр. вторая FPGA).
AD[] приобретет по крайней мере такую же задержку что и CLK (в реальности бОльшую). Точные соотношения между выходными сигналами полученными таким образом можете посмотреть осциллографом - они будут жесткими и не от чего не зависеть. Набирать задержку LCELL-ами конечно не нужно.

--IgorK

• Я и так защелкиваю AD[] и управляющие сигналы в DFFE по _/ CLK, (+) — Олег К   (23.10.2001 07:51, 561 байт)
  • Ответ: (+) — IgorK   (23.10.2001 11:24, 500 байт)