|
|
Потому что в качестве клока нельзя использовать абы какой сигнал --- взыграет задержка и все развалится.
Для клока в FPGA сделаны специальные цепи. Это дает гарантию того, что в разных частях микросхемы вы будете иметь фронт клока практически в один и тот же момент времени. Если же использовать простой сигнал, то тут все будет зависеть от размещения его source & destinations. Чуть раньше, чуть позже --- и все, приехали, сливай воду.
> Можно конечно построить автомат и на более высокой частоте отлавливать фронт сигнала се_а. Но нужно ли это?
Именно это и нужно. Это самый простой и надежный способ.
> Почему нельзя использовать как клок сигнал, построенный на логике?
См. выше по треду про метастабильность.
E-mail: 
info@telesys.ru
