Отправлено DPAVLOV 29 июля 2004 г. 09:28 В ответ на: Да - проект проходивший сравнений это (+) отправлено SM 28 июля 2004 г. 22:13

я подразумевал, что сравнение производится в равных условиях, т.е. проект полностью написан на HDL(в моем случае это был VHDL). А использовать AHDL при компиляции в квартусе - это уже "допинг" :)
Ну и потом, использование AHDL снижает читабельность проекта и увеличивает время разработки. Есди необходимо "выжимать" производительность и "втискивать" в заданный чип, то использование AHDL может оказаться оправданным. Только как такой проект моделировать? Если я не ошибаюсь, то ModelSim не понимает AHDL.

• Ответ: (+) — SM   (29.07.2004 11:01, 864 байт)
  • Странно, что специалист по AHDL пользуется Verilog (+) — DPAVLOV   (29.07.2004 15:43, 466 байт)
    • Ответ: (+) — SM   (29.07.2004 15:53, 425 байт)
• С моделированием, как раз, все просто: — dxp   (29.07.2004 10:58, 387 байт)
  • Именно так. — SM   (29.07.2004 11:06, пустое)