[an error occurred while processing this directive]
|
Поляков А.К. Языки VHDL и Verilog в проектировании цифровой аппаратуры.-М.:СОЛОН-Пресс,2003.-320 с.:ил.-(Серия "Системы проектирования"). Стр. 4:
"Косвенным подтверждением полезности предыдущей работы автора может служить воспроизведение главы 2 пособия 1994 г. в главе "VHDL" книги Стешенко В.Б. "ПЛИС фирмы ALTERA: проектирование устройств обработки сигналов"(М.:ДОДЕКА,2000), естесвенно, без каких-либо ссылок на первоисточник".
E-mail: info@telesys.ru