[an error occurred while processing this directive]
|
Я поддерживаю Andy-P.
Это тот же аргумент но другими словами.
Не впервой встречаю: "Это же даже в учебниках прописано: по одному фронту устанавливать, по другому - защелкивать".
Для входов реально существуют setup и hold времена. Для выходов тоже реально существуют задержки распространения (например clock to out). И их надо соблюдать. И это первично. Как их соблюдать это второй вопрос. ОДИН ИЗ вариантов как раз "прописан в учебниках".
Внутри и у Xilinx и у Altera и у Actel на триггерах hold time относительно (dedicated) clock input равны 0. (И есть задержка clock to out). О чём в data sheet-ах так и сказано. За что и спасибо их разработчикам. Здесь конечно можно и нужно работать по одному фронту.
Этот же номер может пройти и на входных буферах Xilinx (про других не знаю).
Но в общем случае на IO буферах приходится уже учитывать и setup и hold.
Если клок "не чистый" т.е. "gated" или он ходит не по dedicated линиям то надо рассматривать задержки в каждом конкретном случае.
E-mail: info@telesys.ru