|
|
В Xilinx семействе Virtex II и у Altera Cyclone есть встроенный PLL. При помощи которого можно умножать частоту и сдвигать фазу.
В документации на Virtex II сказано что фазу можно сдвигать с шагом 1/256 периода CLK, минимальный сдвиг может быть не менне 1,05 ns. И возможны реализация до 12 различных CLK с различными частотами и сдвигами.
В Cyclone шаг может быть минмум 50ps, что же касается минимального сдвига я ничего не нашел, может плохо искал.
А каким образом это реализуется на VHDL, у Alterы написано что это можно сделать с помощью mega функции в Quartus, что касается Xilinxа то такой информации нет.
E-mail: 
info@telesys.ru
