Отправлено _Aquarius_ 16 сентября 2004 г. 16:35

Пытаюсь побороть ACEX1K50 в плане : пошагово отладить прошивку ПЛИС с помощью Universal Scan. ACEX работает только в режиме EXTEST (в INTEST не переключается - видимо не поддерживает :( ).

С ручным управлением состоянием ног, считыванием того, что на них приходит извне проблем нет.

Хочу добиться следующего: через JTAG подать на чип заданные сигналы, пропустить через ПЛИСину, увидеть результат на экране Universal Scan + на ногах чипа.

Проблемы в соедующем:
- не могу вывести на ногу чипа сигнал во время сканирования (могу вручную управлять ногой, видеть, что на нее приходит и видеть "замороженное" значение на ноге, которое там было до начала сканирования ");
- самое главное - с ног Global Inputs (GCLK,GRST, ...) не получилось ввести в чип необходимые уровни в режиме сканирования. Могу только увидеть что приходит на пины снаружи. В опциях к этим ногам (в Univ. Scan) есть только INPUT. Это сильно огрчает, хотя пока выкрутился переносом сигналов clk, nrst на I/O ноги, но это коряво и,ИМХО, не всегда возможно.

1.То, что я хочу, не возможно в принципе/не поддерживается ACEX, или это лично мне чего-то не хватило?
2.Можно ли этого добиться по-другому? (Signal-Tap Analizer Квартуса 4.0 не поддерживает ACEX, Identify пока еще не пробовал). Прельщает именно Universal Scan либо что-то подобное.
3. Как с JTAGом в этом плане у Xilinx, знаю, что там поддерживается режим INTEST?

Спасибо за ответы.