|
|
ALDEC 6.1 + ISE 5.2
код:
architecture entity1 of entity1 is
signal rst :STD_LOGIC := '1'; --In Reset Position
signal data :STD_LOGIC_vector(1 downto 0) :="11";
component ROC
-- synthesis translate_off
generic (WIDTH : Time := 100 ns);
-- synthesis translate_on
port (O : out std_ulogic := '1');
end component;
begin
my_ROC : ROC port map (O => rst);
process (clk, rst)
begin
if (rst = '1') then
data <= "01";
elsif (clk'EVENT and clk = '1') then
data <= data(0) & data(1);
end if;
end process;
end entity1;
Приоритет установки signal'a data = "11" оказался выше чем data = "01" после компонентя ROC. Хотя для Synplicity наоборот.
Можно ли в Aldec'e поменять приоритет?
E-mail: 
info@telesys.ru
