[an error occurred while processing this directive]
Синтезирую модуль из двух файлов на Verilog в Synplify 7.1(3), цепляю полученый edf в Xilinx Foundaition 4.2 к модулю в Shematic Editor, компилирую проект, всё ОК, а вот отсимулировать не получается. Получив из тех же исходников edf с помощью FPGA Express, получается отсимулировать. Но очень нужно проделать это с помощью Synplify. Может кто поможет?
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)