Не должно такого быть, требования ровно в десять раз меньше, ведь переключение будет происходить каждый десятый клок, поэтому время распространения сигнала в комбинационной схеме можно увеличить в десять раз. А сигнал enable тоже глобальный. Так что никаких проблем быть не должно, это самый лучший способ построения цифровых схем на FPGA. («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] Не должно такого быть, требования ровно в десять раз меньше, ведь переключение будет происходить каждый десятый клок, поэтому время распространения сигнала в комбинационной схеме можно увеличить в десять раз. А сигнал enable тоже глобальный. Так что никаких проблем быть не должно, это самый лучший способ построения цифровых схем на FPGA.

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено ux 05 октября 2004 г. 13:44
В ответ на: Оно понятно, что лучше, только отправлено dxp 05 октября 2004 г. 13:17

Составить ответ ||| Конференция ||| Архив

Ответы

Это так. Но Timing Analyzer будет орать, что, типа, не успевает оно на 200 МГц. Как ему объяснить, чтобы не возникал не по делу? — dxp (05.10.2004 13:52, пустое)
- Чтобы Timing Analyzer правильно Вас понял надо для деленного такта указать assignments: Multicycle = 10 — Andy-P (05.10.2004 14:36, пустое)
- Дык вы схему хорошую делаете или timing analyser хотите ублажить плохой схемой? Через assigment editor можно установить требования на задержки между конкретными регистрами. — ux (05.10.2004 14:04, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа