[an error occurred while processing this directive]
Как вход он всегда работает.. Только Z в него записать, и читайте.. (+)
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Или как в верилоге -
assign ad = ad_oe ? ad_reg : {32{'bZ}}; (ver)
ad <= ad_reg when ad_oe else (others => 'Z'); (vhdl)
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru