Отправлено lutik 18 октября 2004 г. 11:57 В ответ на: Я описательном языке не знаю, а схемотехнически это довольно просто. отправлено rezident 17 октября 2004 г. 23:18

library ieee;
use ieee.std_logic_1164.all;
entity Front is
port (data,clk : in std_logic;
pQ,mQ,dQ : out std_logic);
end Front ;
architecture arc of Front is
signal s : std_logic ;
begin
process(clk) begin
if clk='1' and clk'event then
s <= not data;-- after 5ns;
end if ;
end process ;
pQ <= data and s ;
mQ <= not(data or s);
dQ <= not data xor s ;
end arc ;

• Ответ: — SAZH   (18.10.2004 12:32, 373 байт)
  • вообщето там after закоментировано, а даже если нет - при синтезе это просто проигнорировано будет. я этот компонент уже 5лет использую для фиксаци фронта сигнала (любого или обоих сразу), занимает одну ячкйку и превосходно синтезируется для плисов любых производителей — lutik   (18.10.2004 13:06, пустое)
    • Нужно 2 триггера. Ваша запись не даст длительность строба в 1 период. — V61   (18.10.2004 13:37, 45 байт)
    • А я уже 20 лет не рекомендую так делать. — SAZH   (18.10.2004 13:22, пустое)