Отправлено dxp 20 октября 2004 г. 07:13 В ответ на: Ответ: отправлено izrp 19 октября 2004 г. 09:48

Видимо, сам Квартус эту неиспользуемую ногу оптимизирует раньше и до этого кода дело не доходит. А при использовании тулзов третьих фирм оно вылезает... Ладно, обошел проблему путем выдирания модуля из библиотеки и ручной рихтовки его. Работает.

Что касается Синплифая. Лично мне симпатично и удобно следующее: более высокая скорость синтеза, наличие НОРМАЛЬНОГО Technology Map вьювера, где можно без проблем все посмотреть сразу - всю реализацию, начиная от того, как пины огранизованы, до конкретной логике в каждом lcell'е. Люблю контролировать, что там синрезатор нарожал (так же как люблю подсматривать в файлы листингов после компиляции программ для МК). Не все, конечно смотрю, а только интересующие моменты. В Квартусе это сделать - стреляться. Даже в Chip Editor'е, где, вроде потроха на низком уровне показаны, логики все равно не видно. Остается только по уравнениям, а это, извините, ну его нафиг! Более простой и прозрачный интерфейс (хотя отсутствие возможности его настроить не есть хорошо), неплохое качество кодогенерации, сравивать с Квартусом пока не сравнивал, но есть основания считать, что не хуже.

Что касается Верилога. По сравнению с AHDL у него есть плюсы и есть минусы. Это уже обсуждалось неоднократно здесь и в соседней конфе. Но у Верилога (как и у VHDL) есть ряд преимуществ пред AHDL. Во-первых, для моделирования AHDL не годится никак. Вообще. Только для синтеза. А тесбенчи писать все равно придется на этих двух. Т.ч. знать хотя бы один, хотя бы в пределах, необходимых для написания тестбенчей, надо. Второе. AHDL рулит пока на Альтере сидишь. А вот когда пришлось кое-что на Xilix делать, то тут в полный рост встал (для меня) Верилог. И Синплифай, кстати, тоже!