[an error occurred while processing this directive]
Может я тоже чего не понимаю, но Aldec сам не синтезирует. Он только вызывет то же ISE или Symplify. Проблема в синтезе или моделировании ? Если в моделиовании - то вкладка Design\Setting\Verilog, если синтез - то надо смотреть передачу параметров синтезатору.
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)