Отправлено Figaro 01 ноября 2004 г. 10:40

Создал я проект(RATE_LOCKED_LOOP) создал в нем элемент(R_L_L), вот, и хочу в другом проекте(например ADD56) использовать этот элемент. Я в библиотеках в ADD56 добавляю (Attach) свою библиотеку добавляю в Symbols Toolbox. Создаю в новом проекте новый элемент ProvRLL в этом элементе из Symbols Toolbox вставляю свой элемент из библиотеки RATE_LOCKED_LOOP. Начинаю синтезировать, а он(актив) мне вот такое выдает:

Compiling vhdl file

d:/My_Designs/DT_32/synthesis/./../compile/ProvRLL.vhd in Library work.
ERROR:HDLParsers:3317 - d:/My_Designs/DT_32/synthesis/./../compile/ProvRLL.vhd Line 26. Library RATELOCKEDLOOP cannot be found.
ERROR:HDLParsers:3010 - d:/My_Designs/DT_32/synthesis/./../compile/ProvRLL.vhd Line 44. Entity ProvRLL does not exist.
ERROR:HDLParsers:3312 - d:/My_Designs/DT_32/synthesis/./../compile/ProvRLL.vhd Line 50. Undefined symbol 'STD_LOGIC'.
ERROR:HDLParsers:1209 - d:/My_Designs/DT_32/synthesis/./../compile/ProvRLL.vhd Line 50. STD_LOGIC: Undefined symbol (last report in this block)
ERROR:HDLParsers:3312 - d:/My_Designs/DT_32/synthesis/./../compile/ProvRLL.vhd Line 54. Undefined symbol 'std_ulogic'.
ERROR:HDLParsers:1209 - d:/My_Designs/DT_32/synthesis/./../compile/ProvRLL.vhd Line 54. std_ulogic: Undefined symbol (last report in this block)
ERROR:HDLParsers:3312 - d:/My_Designs/DT_32/synthesis/./../compile/ProvRLL.vhd Line 57. Undefined symbol 'STD_LOGIC_VECTOR'.
ERROR:HDLParsers:1209 - d:/My_Designs/DT_32/synthesis/./../compile/ProvRLL.vhd Line 57. STD_LOGIC_VECTOR: Undefined symbol (last report in this block)
ERROR:HDLParsers:709 - d:/My_Designs/DT_32/synthesis/./../compile/ProvRLL.vhd Line 66. R_L_L is not an entity name
ERROR:HDLParsers:3312 - d:/My_Designs/DT_32/synthesis/./../compile/ProvRLL.vhd Line 74. Undefined symbol 'C'.
ERROR:HDLParsers:1209 -
............
...........
d:/My_Designs/DT_32/synthesis/./../compile/ProvRLL.vhd Line 83. One: Undefined symbol (last report in this block)

WARNING:HDLParsers:3465 - Library as no units. Did not save reference file xst/work/hdllib.ref for it.

Да еще HDL Synthesis: Xil ISE 6.x XST VHDL/Verilog
Implementation: Xil ISE 6.x
Family:XilinxISE6xSpartan 3

• Судя по всему ISE ничего не знает про библиотеки (+) — -=Sergei=-   (01.11.2004 12:34, 255 байт)
  • Мож я чего не понял, но по-моему автор сам библиотеки IEEE не подключил.. — Dr.Alex   (01.11.2004 12:47, пустое)
    • В libraries должна быть ieee и моя библиотека, с подключаемым элементом? Вроде еще они должно быть Read/Only? Если не правильно то поправте меня. Может там, еще где-нибудь галочка должна стоять? — Figaro   (01.11.2004 13:59, пустое)
      • альдек про библиотеки знает (+) — -=Sergei=-   (01.11.2004 14:17, 257 байт)
        • Все спасибо за помошь. Я разобрался!!!!!(+) — Figaro   (01.11.2004 15:41, 563 байт)
        • Ты получается работаешь в двух программах ("сделать отдельный проект в ISE с сылками на файлы в проекте Альдека")?? Я всетаки думаю что те кто эту прогу создал не могли так лопухнуться!!!!!!! Может я чето недопонимаю???? — Figaro   (01.11.2004 14:23, пустое)
          • В любом случае вы работаете в двух программах, просто Альдек создает у вас впечатление что все в отдном месте (+) — -=Sergei=-   (01.11.2004 15:40, 39 байт)
            • Я конечно недавно въехал в эту програму, но всеже удобнее когда за тебя все делает программа, а ты только указываешь опции к моделированию(не загружается хилинг и не задает странные вопросы!!!). — Figaro   (01.11.2004 15:45, пустое)
      • Актив я не пользую, так что не знаю о чём речь (+) — Dr.Alex   (01.11.2004 14:12, 282 байт)
        • Да вроде подключены.Но все же спасибо. — Figaro   (01.11.2004 14:17, пустое)