[an error occurred while processing this directive]
А.К, Поляков. Языки VHDL и Verilog в проектировании цифровой аппаратуры. Солон-ПРЕСС, 2003
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
изложение намного яснее всяких мерзких Стешенко и Бибило
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru