Отправлено Beaver inverter 29 декабря 2004 г. 15:26 В ответ на: Не, я не выравниваю фазы - и ничего, 64-битная шина DDR вполне работает. На счастоте 40 МГц... отправлено Серокой 29 декабря 2004 г. 15:13

• А это на ПЛИС для отработки контроллера. В микросхеме, конечно же, выше будет.(-) — Серокой   (29.12.2004 15:49, пустое)
  • Понятно — Beaver inverter   (29.12.2004 15:56, 506 байт)
    • Зря смеялись. ;) Проблема действительно есть. DDR - очень капризная и требовательная к таймингам вещь. А микросехема уже есть. 166 МГц. И тоже без выравнивания фазы. (-) — Серокой   (29.12.2004 19:51, пустое)
      • Т.е. при чтении данные защелкиваются по задержанному системному клоку, DQS не используются? А разрядность шины данных DDR какая? — Beaver inverter   (30.12.2004 12:46, пустое)
        • Да, DQS не использую при чтении. А разрядность - 64. (-) — Серокой   (30.12.2004 14:28, пустое)
          • Ага... Интересно. Собственно, на 40MHz эти DQS вроде и так в пролёте, там же какая-то автоподстройка и минимальная частота у чипа 83MHz из-за неё ?? — ReAl   (30.12.2004 14:51, пустое)
            • (+) — Серокой   (30.12.2004 15:01, 315 байт)
      • Я в курсе про тайминги DDR, просто, насколько мне известно обычно все-таки обходятся без подобных ухищрений. В случае MPC5200 вероятно необходимость применения такой схемы вызвана темп. диапазоном -40..+125 — Beaver inverter   (30.12.2004 12:44, пустое)
      • а мегагерцы у вас какие ? а то термины тут слишком запутанные - вы когда про 166 говорите это что имеется ввиду? — net   (29.12.2004 23:16, пустое)
        • Это частота клока, идущего на память. То есть "честный" клок - 166 МГц прямой и инверный.(-) — Серокой   (30.12.2004 14:29, пустое)
    • а мне такое нравится - не зависит от погоды и будет устойчиво работать во всех случаях — net   (29.12.2004 16:38, пустое)
      • Ну да, только как-то смешно немного — Beaver inverter   (29.12.2004 17:28, пустое)