[an error occurred while processing this directive]
|
Если выражение для signal вычисляется каждый раз при изменении любого входного сигнала этого выражения, то схема получается комбинаторной. А если при некоторых условиях ваш signal сохраняет предыдущее значение (например не настало событие rising_edge(Clk), или ena='1', или еще какое-то другое ), то для сигнала синтезируется элемент памяти (latch или flip-flop).
E-mail: info@telesys.ru