|
|
Говорят, языки полностью эквивалентные по выразительной силе и по остальным возможностям. Синтезируются одними и теми же синтезаторами - значит, качество синтеза будет примерно одно и то же. В VHDL есть срогая типизация, что плюс, но нет препроцессора, что является плюсом либо минусом в зависимости от проекта, в котором язык применяется. Меня VHDL для своих не слишком обширных задач вполне устроил. Verilog не знаю до сих пор - и живу как-то.
Посоветую одно. Наплюй на советы типа "в Verilog нужно меньше печатать, поэтому он лучше". Вот это - полная чушь.
E-mail: 
info@telesys.ru
