|
|
Видимо, критерий настолько тонкий, что он от меня все еще ускользает. В Verilog используются ключевые слова reg и wire. Почему в таком случае не считать его более хардварным?
Кстати, clk'event and clk = '1' можно заменить на rising_edge( clk ).
Вот чего, действительно, нехватает в VHDL - так это автоматического вычисления списков чувствительности процесса. Вероятно, причины этого исторические. Но это никак не связано с "хардварностью" VHDL или отсутствием оной.
E-mail: 
info@telesys.ru
