Отправлено des00 25 марта 2005 г. 09:05

reg [7:0] regA [1:0][1:0];
это двумерный массив чисел, размерности 8 бит. Такие конструкции оговоренны в стандарте Verilog2001. Квартус понимает, симплифай понимает, а активХДЛ ни 6.1, ни 6.2 нет. Это его глюк или мои кривые ручки ?

• АктивХДЛ-6.3 понимает, более ранние нет. Ищите свою кривизну где-нибудь в другом месте и будет вам удача. — druzhin   (25.03.2005 11:12, пустое)
  • Кстати, о птицах: Не подскажет ли кто, где качнуть 6.3 полный (не web)? — Сидоргек   (25.03.2005 13:52, пустое)
    • Интереснее узнать о 7.1 — Victor®   (25.03.2005 14:31, пустое)
      • На электроникс.ру его сильно ругают. — druzhin   (25.03.2005 15:30, пустое)
        • Это я видел. И что теперь слазить с Xilinx? Исправят, никуда не денутся. — Victor®   (25.03.2005 15:57, пустое)
          • Ага. Исправят. Версии так к 7.3 SP3 ;-) — Elresearch   (25.03.2005 16:55, пустое)
  • Понял спасибо! — des00   (25.03.2005 11:21, пустое)