[an error occurred while processing this directive]
|
Разницы где задавать констреин нет. UCF файл имеет приоритет перед констрейнами заданными в HDL файле. Синтаксис RLOC в верилоге:
synthesis attribute rloc [of] {module_name|instance_name} [is]
[element]XmYn[.extension](не ленимся читать хелп). FLoorplanner вам вытащит rpm в ucf, потом вы уже сможете его подредактировать под свои нужды.
E-mail: info@telesys.ru