Отправлено VETALL 21 апреля 2005 г. 09:37

в верилоговском файле пишу
...
output [15:0] q ;
reg [15:0] q ;

// synthesis attribute RLOC of q[0] is R0C0.FFY;
// synthesis attribute RLOC of q[1] is R0C0.FFX;

и так далее все шестнадцать регистров в одну колонку..
НОЛЬ ВНИМАНИЯ! хоть бы где warning проскочил, в репорте fpga express - нет, в map - нет. может я не там ищу?
далее... во всех экзамплах которые я видел, всегда было написано что-то типа:
fmap_xor4 x03 /* synthesis xc_uset=”SET1" xc_rloc=”R0C0.f”*/
(z03, a[0], a[1], a[2], a[3]);

то есть, получается, что attribute можно накладывать на явные типы - fmap_xor4, fdce, а не абстрактные reg.
но ведь это изврат, мне че, так все шестнадцать триггеров описывать? где гибкость? ведь это так быстрее в схематике сделать....

• Вроде как нельзя рлок на сигналы (nets) назначать, т.е. можно на примитивы и логические компоненты. В вашем варианте может помочь констрейн AREA_GROUP "имя" RANGE = — fire-ash   (21.04.2005 14:46, пустое)
  • Ответ: — VETALL   (21.04.2005 17:26, 102 байт)
• Ответ: — VETALL   (21.04.2005 10:24, 327 байт)
  • (+) — 3.14   (22.04.2005 19:06, 173 байт)