[an error occurred while processing this directive]
|
Логика работы схемы в известных мне анализаторах анализируется в статике, точнее не в статике, а два варианта - или каждое последуещее изменение входного значения производится после окончания всех переходных процессов, или задержка на всех элементах и соединениях принимается за ноль. А если динамика, то меняется не логика работы схемы (которая есть RTL и описана на каком-то языке или в схематике однозначно), а просто на схему подаются сигналы вне допустимых для данной схемы параметров.
А имплементация - я так обозвал процесс синтеза. Когда описанная логика работы схемы (RTL) преобразуется в нетлист, раскладываясь на имеющиееся множество модулей, выполняющих ту или иную функцию.
E-mail: info@telesys.ru