Отправлено Yuri Potapoff 30 мая 2005 г. 15:10

Уважаемые господа!

Компания Aldec (www.aldec.com), ведущий производитель программного
обеспечения для проектирования ASIC и FPGA устройств, объявила о выходе
новой дешевой конфигурации программного обеспечения Active-HDL
Designer. Кроме того, многие подсистемы теперь доступны как отдельные
опции (а не привязаны, как раньше, к определенным конфигурациям).

В настоящее внемя компания Aldec работает над очередным обновлением
пакета Active-HDL, в котором в самом ближайшем будущем появятся
следующие функции:

- Mixed Digital/Analog Simulation - новое слово в аналогово/цифровом
моделировании для системного уровня. Данное решение основывается на
технологии смешанного моделирования VHDL, Verilog, SystemVerilog и
Turbo Spice.

- C/C++ Testbench Automation.

- System Level Language. Включает SystemC, C/C++, SystemVerilog.

- Системный уровень:

- Поддержка языков SystemC и SystemVerilog;
- Высокоуровневое тестовое ядро C++;
- Редактор проектов системного уровня (ESL);
- 64-разрядное ядро моделирования, поддерживающее VHDL, Verilog 2001,
EDIF, SystemVerilog;
- Среда отладки с поддержкой утверждений (OVA, PSL, SVA).

Более подробную информацию о продуктах Aldec можно найти по адресу:

http://www.eltm.ru/index.sema?a=pages&id=193

За любой дополнительной информацией просим обращаться по адресу
info@eltm.ru или телефону (095) 974-14-80

• http://www.eltm.ru